Titlebook: ASIC-Design; Realisierung von VLS Bernhard Hoppe Book 1999 Springer-Verlag Berlin Heidelberg 1999 Analogsimulation.CMOS.Entwicklung.Halblei

ODDS

書目名稱ASIC-Design影響因子(影響力)




書目名稱ASIC-Design影響因子(影響力)學(xué)科排名




書目名稱ASIC-Design網(wǎng)絡(luò)公開度




書目名稱ASIC-Design網(wǎng)絡(luò)公開度學(xué)科排名




書目名稱ASIC-Design被引頻次




書目名稱ASIC-Design被引頻次學(xué)科排名




書目名稱ASIC-Design年度引用




書目名稱ASIC-Design年度引用學(xué)科排名




書目名稱ASIC-Design讀者反饋




書目名稱ASIC-Design讀者反饋學(xué)科排名

Vasodilation

Elemente der Wahrscheinlichkeitsrechnung,nd geringer Gr??e ankommt. Typisches Anwendungsfelder der ASIC-Technologie sind (batterieversorgte) portable Systeme, wie Mobiltelefone, Notebooks, Unterhaltungselektronik sowie die Kraftfahrzeug- und Industrieelektronik.

Obliterate

,Prüfen statistischer Hypothesen, und Softwaremodule aufgeteilt und es wird geprüft, an welchen Stellen der Einsatz kundenspezifischer Schaltungen Vorteile bietet. Die konkrete Aufteilung der Elektronik in ASICs und Standardschaltkreise h?ngt stark davon ab, welche . verwendet werden kann und welche Entwurfsverfahren. (.) zur ASIC-Entwicklung in Frage kommen.

fiscal

手工藝品

,Prüfen statistischer Hypothesen,en k?nnen. In diesem Kapitel werden die Methoden vorgestellt, mit denen Maskenlayouts der Grundzellen des SRAMs entworfen werden k?nnen. Wie man aus diesen Grundzellen ein komplettes Maskenlayout generiert, behandelt Kap. 12.

牛的細(xì)微差別

https://doi.org/10.1007/3-540-32142-Xoden zur Verwaltung von Simulationsergebnissen und der stimulierenden Signale. Beide Simulatoren sind interaktiv, d.h., Simulationsbedingungen und Schaltpl?ne k?nnen ohne Verlassen der Werkzeuge modifiziert werden, um Entwurfsalternativen zu explorieren.

endure

Elemente der Wahrscheinlichkeitsrechnung,eroberfl?che zusammengefaf?t (EDA-Systeme; EDA: ......). Die gemeinsame Oberfl?che erm?glicht den bequemen Datenaustausch zwischen den einzelnen Werkzeugen und erleichtert dem Benutzer durch die einheitliche Menüführung und Kommandostruktur die Kommunikation mit den verschiedenen Anwendungsprogrammen.

escalate

ZEST

reise am Beispiel einer Speicherschaltung in CMOS-Technologie vorgestellt. Dabei werden alle Entwurfsschritte von der Erstellung des Lastenheftes bis zur Generierung des Testprogramms angesprochen. Die verschiedenen Entwurfs- und Syntheseverfahren auf Zell- u. auf Transistorebene werden gezielt eing

用不完

,Prüfen statistischer Hypothesen,itte: . (...), . und .. In diesem Kapitel werden die Methoden bei einer ASIC-Entwicklung vorgestellt, die auf Hierarchien und der Komplementarit?t von Sichtweisen beruhen. Für die Entwurfsschritte werden Simulationsprogramme, Geometrieeditoren und andere CAE-Werkzeuge benutzt. Das Akronym CAE steht für . (engl. für Rechnergestützte Entwicklung).